有關DFI P965 Dark深入討論

  • 主題發起人 主題發起人 狂少
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hyde211 說：
先來兩張圖:PPP: [借用一下圖]


OCD（Off-Chip Driver，離線驅動調整）

DDR2通過OCD可以提高信號的完整性。
通過調整上拉(pull-up)/下拉(pull-down)的電阻值使兩者電壓相等。
目的是讓DQS與DQ數據信號之間的偏差降低到最小。
使用OCD通過減少DQ-DQS的傾斜來提高信號的完整性；通過控制電壓來提高信號品質。

http://www.opbc...
按一下展開……
明白，可要怎么运用在主板机上啊？

bios02.jpg

如果GTL+设mode2，DQ则设错，会怎么样？，如果设对了呢？
 
DQ calibration 與GTL+ Driving strength 的關係與作用

在IC上，測定輸出阻抗會有幾個優點。它可以減速。

反射在信號輸出上
電磁干擾(EMI)
功率消耗
訊號歪斜
和提供終端阻抗

所以，選擇，GTL+ 推進效力 (Gunning Transceiver Logic+)，顯示這是一信號設計，此依賴在控制阻抗輸出驅動之上，去完成指定電壓振福的工作

所以這是一有關工作將會如何設定及完成的例子。

代碼： 
"GTL+匯排流隨著一50Ω特性阻抗可以隨著50Ω終止Vtt至IC在匯排流的末端。
這可以被完成經由控制阻抗上拉在50Ω。
此50Ω上拉是第一要求控制阻抗。

實現指定電壓振幅，驅動位於匯排流的中間可能被設定去下拉至接地，隨著一12.5Ω阻抗。
此12.5Ω阻抗下拉是第二要求控制阻抗。

25Ω的下拉阻抗被要求在匯排流的末端，因為去儲存能量，它也是令人滿意的去關上50Ω終端內部對IC在每一個匯排流的末端，當那些IC被驅動。
這是第三要求控制阻抗。
最後一50Ω下拉是第四要求控制阻抗，此可能被要求，如果驅動使用終端源匯排流有一特性的50Ω阻抗"

因此，對於控制阻抗驅動在技巧上有一需要，此會簡單的改變它的驅動阻抗對於使用在多應用方面。
令人滿意的，每一個驅動阻抗能使用相同的測定資訊如同另一驅動阻抗。
這個簡化設計的IC，因為單一測定資訊的設定能被分散式和使用經由不同的驅動去製造恰當的驅動阻抗，對於它的要求應用。
最後，令人滿意，只有一最小數字的控制信號是必須去交換在阻抗之間。


--
滿深奧的，翻得不好請見諒，大家+-看！;em03;

狂少 說：
DQ calibration 與GTL+ Driving strength 的關係與作用

Calibrating the impedance of an output driver on an IC can have several advantages. It can reduce(可以減低)

reflections on the output signal
electromagnetic interference (EMI)
power dissipation
signal skew
and provide termination impedances.

So the option, GTL+ Driving Strength (Gunning Transceiver Logic+), showing here is a signaling scheme
which rely upon controlled impedance output drivers to completethe job of specified voltage swings.

so here is an example about how the job gonna be set and done:

語法:

"a GTL+ bus with a 50Ω characteristic impedance can be terminated with 50Ω to Vtt internal to the IC at each end of the bus. This can be done by using a controlled impedance pull-up at 50Ω. The 50Ω pull-up is a first desired controlled impedance. To achieve specified voltage swings, drivers that are located in the middle of the bus may be set to pull-down to ground with an impedance of 12.5Ω. This 12.5Ω pull-down is a second desired controlled impedance. Twenty-five ohms of pull-down impedance is desired at the end of the bus because, to save power, it is also desirable to turn off the 50Ω termination internal to the IC's at each end of the bus when those IC's are driving. This is a third desired controlled impedance. Finally, a 50Ω pull-down is a fourth controlled impedance that would be desired if the same driver were to be used with a source-terminated bus having a characteristic impedance of 50Ω."


Accordingly, there is a need in the art for a controlled impedance driver that can easily change it's drive impedance for use in multiple applications. It is desirable that each drive impedance be able to use the same calibration information as the other drive impedances. This simplifies the design of the IC because a single set of calibration information can be distributed and used by different drivers to produce the appropriate drive impedance for it's desired application. Finally, it is desirable that only a minimum number of control signals are necessary to switch between impedances.
按一下展開……
 
最後編輯：
上一篇是邊看WWE邊翻，這一篇是看大悶鍋...我明天還要期中考，時間緊迫，趕緊造福一下板友:)

翻譯開始：

OK！所以我們知道甚麼是DDR2；
但這裡有一些特別的技術筆記對於正常使用者是"不需要的"，
除一些主機板廠商開始"攪"這些選擇到BIOS正像DFI這次做的。

誠實地，自DFI的P965，我們稱作難的部分只有GTL+ Driving Strength, DQ alibraction 或 MCH ODT 潛伏。
除了這個，BIOS不顯示任何"太難去了解"的部分。

正常地！我們知道DDR2 SDRAM是建立在 4bit 預讀取架構基礎上，去達到高速操作；
在這個架構，DDR2 SDRAM可以讀/寫作為4倍相同數量的資料像一外部匯流排 到/自 (兩者方式) 記憶體細胞陣列對於每一個時間，4倍快於內部匯流排操作頻率。
嗯..這些是從哪來的??

OK！在這裡，我們追溯那些回來：
代碼： 
[COLOR="Red"]外部時間頻率 = 2X內部匯流排頻率
雙倍資料速率輸出 = 2X 外部時間頻率[/COLOR]

現在回想SDRAM?? 你認為此一SDRT,DDR, DDR2比較表怎樣呢??
cc.jpg


接著讓我們來看經由區塊信號的另一方式。
prefectchcompare01.jpg


因此，這第一步驟你可能想要了解，DDR2如何真正的快。
接下去，我們將會講有關ODT，就是核心終結。


狂少 說：
OK, so we all know what is DDR2; but here are some special technical notes
for normal users is "unnecessary" unless some motherboard manufactures
start to integrate those options into BIOS just as DFI did this time.

Honestly, from DFI's P965, what we so called the hard part merely ony
GTL+ Driving Strength, DQ alibraction or MCH ODT latency. Other than that,
the bios does not show anything "too hard to understand" part.

Normally, we all know DDR2 SDRAM is based on the 4bit prefech architecture to reach high speed

operation; in this architecture, DDR2 SDRAM can read/write as 4 times same amount of DATA as an

external bus to/from (both ways) memory cell array for every clock, and 4 times faster than

internal bus operation frequency. well where are these from?

ok, we can trace those back here:
代碼： 
[COLOR="Red"]External clock freq.= 2x internal bus operation freq
Double Data Rate output=2x External clock freq.[/COLOR]

Now recall the PC-133 SDR(single Data Rate) SDRAM?, how about a comparison table amount of SDRT,

DDR, DDR2?

cc.jpg


then let's look at into another way by block signal.

prefectchcompare01.jpg


so this is the first step you might want to understand how fast DDR2 really is.

Next , we will talk about ODT, that's it, On Die Termination
按一下展開……
 
coolice 說：
那就是说如果有OCD，就会提高信號的完整性，对吗？
按一下展開……

對的！OCD的作用在於調整DQS與DQ之間的同步，以確保信號的完整與可靠性！:)
 
有了狂爺的灌頂加持,小的我趕快去當褲子湊錢買一片無極965啦,然後關上門苦悟狂爺真經
 
原則上:540fsb以下
1:1的話: GTL+ D-S設1, DQ C設5~7


540fsb 1:1時,GTL+ D-S設2, DQ C設2~4
 
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