加大電壓的後遺症有啥呢?

[forum]

Originally posted by Jose2k+Jan 12 2005, 06:42 PM--></div><table border='0' align='center' width='95%' cellpadding='3' cellspacing='1'><tr><td>QUOTE (Jose2k @ Jan 12 2005, 06:42 PM)</td></tr><tr><td id='QUOTE'> <!--QuoteBegin-ocduntoll@Jan 12 2005, 06:21 PM
那會對CPU造成傷害的是"高電壓"自身或是"高電壓造成的高溫"呢?

理論上二種(高電壓和高溫)都會造成所謂的電子遷移現象

參考文章:
http://aries.cse.nsysu.edu.tw/~leohuang/cai/cai09.htm [/b][/quote]
EM 主要的factor 是temp

voltage 是會讓一些其他的問題更嚴重

 

[tacoChang]

Originally posted by TEMJIN@Jan 12 2005, 11:28 PM
以上報告完畢,希望對大家有幫助...

非常有幫助 :MMM:
沒想到只有高中物理教的半導體基礎的我也聽得懂 mooon
只是我還有疑問...
加大電壓對P跟N交界的過渡區域範圍大小會不會改變呢?
又,會不會有什麼影響呢? :??:
(還是說這也是閘極更容易被打穿的原因之一 :ph34r: )

 

[TEMJIN]

Originally posted by tacoChang+Jan 13 2005, 01:20 AM--></div><table border='0' align='center' width='95%' cellpadding='3' cellspacing='1'><tr><td>QUOTE (tacoChang @ Jan 13 2005, 01:20 AM)</td></tr><tr><td id='QUOTE'> <!--QuoteBegin-TEMJIN@Jan 12 2005, 11:28 PM
以上報告完畢,希望對大家有幫助...

非常有幫助 :MMM:
沒想到只有高中物理教的半導體基礎的我也聽得懂 mooon
只是我還有疑問...
加大電壓對P跟N交界的過渡區域範圍大小會不會改變呢?
又,會不會有什麼影響呢? :??:
(還是說這也是閘極更容易被打穿的原因之一 :ph34r: ) [/b][/quote]
您說的是電晶體的另一種破壞模式,
主要是由高溫產生的擴散效應影響造成的...
所謂擴散就是物體有從高濃度往低濃度散佈的趨勢.
尤其溫度越高,擴散的越快.

從頭說起,
前面有提到MOSFET的構造是源極和汲極在兩邊,中間有閘極作開關控制
比如說 PMOS 是在濃度比較低的 N-WELL(井區) 上,值入兩個較高濃度(P+)的區塊,
　　　G
型成P-N-P 的結構 ,
在持續的高溫影響下,植入的 P(5族元素)因濃度比較高會往四面八方擴散,
擴散的結果,兩邊的P-N接面就會後退,
到最後形成P-P-P ,就短路失效了
所以在半導體製造過程中有所謂的熱預算(thermo budget)的控制
在離子值入後,如果後續的高溫製程太多,超出了熱預算,
就會導致擴散的範圍太大失去控制,IC也就廢了...
尤其在現在製程越來越精細,閘極的寬度越來越窄,源極和汲極的距離也因而越來越近,
更容易受高溫的影響,大家千萬要注意散熱喔...

以上報告完畢,希望對大家有幫助...

 

[tacoChang]

感謝TEMJIN大的解說 :lol:
半導體真的很有趣 ;lik;

 

[d1438a]

Originally posted by TEMJIN@Jan 12 2005, 11:28 PM
電子遷移的變化是緩慢的,算是一種慢性病,
在鋁製程比較容易出現,因為鋁原子比較輕,容易被推移,
而現在CPU進步到銅製程以後,除了銅導電性比鋁更佳外,
因銅原子的重量比鋁原子重多了,更不易被推移產生電子遷移的效應...
除非是導線真的真的做得很歪,不然不太會因電子遷移而造成短路或斷路... :P

除了電子遷移現象外,
大部分電晶體的破壞模式主要是閘極氧化層(gate oxide)被打穿...
閘極氧化層是電晶體最脆弱的地方,
在高電壓以及開關機產生的突波,甚至電磁脈衝都會造成閘極氧化曾被打穿,使電晶體失效
核彈以及電磁脈衝武器所產生的電磁脈衝破壞的就是這一部分
而且閘極氧化層算是消耗品,當開關次數多了,也會慢慢被打穿而失效...

晶圓上製作的 金屬-氧化物-半導體電晶體(MOSFET)有分源極(source)和汲極(drain)以及閘極(gate),
平時源極和汲極兩邊不導通,中間有閘極,
當中間的閘極上施加正偏壓(+)或負偏壓(-)時,因為有絕緣的閘極氧化層隔開
底下的晶圓基板就會就會有電子(-)或電洞(+)被吸引,
當吸引到足夠的電子或電洞時,源極和汲極兩邊就會導通,形成通路
這就是MOSFET操作方法,
其中閘極氧化層是非常重要的東西,會決定電晶體的開關速度,
大家關心的可超度,大部分決定在此
閘極氧化層越薄,吸引電子或電洞的速度越快,操作的電壓也越低,參考CPU的演進就可看出來...

只要能做出高品質,沒有 particle污染,絕緣性良好,厚度又薄又均一的閘極氧化層,
那麼這顆IC就可以以較高的速度操作,
若品質不好,有厚有薄,
那麼在厚的地方吸引電子或電洞的速度就比較慢,換句話說就是超不上去
在薄的地方可能受不了較高的電壓,而被打穿會形成漏電失效...

而在CPU上加電壓增加可超度的原理,
就是當在閘極施加更高的電壓時,
即使在閘極氧化層比較厚的地方,也可以更快的吸引到足夠的電子或電洞,
使開關速度更快,CPU就可以以更快速度操作(就是超上去了)
但是加高電壓遇到比較薄的閘極氧化層,就會加快閘極被打穿的速度,這也就是加大電壓主要的後遺症

由此可知閘極氧化層的製作在晶圓製造上是非常重要的一步,
所需要的潔淨度最高,製程控制的條件最為嚴格....
某某週期的CPU特別好超的說法,
大部分可以說該週產出的CPU,
在 gate oxide 前的酸槽清洗特別乾淨,到下一站爐管間的搬運過程未受污染, 而且 gate oxide 爐管的製程特別穩定 :PPP:

以上報告完畢,希望對大家有幫助...

同學你半導體物理跟積體電路學得不錯喔 :MMM:
交流一下吧,小弟2科都被當 ;cr; :QQQ:

 

[dayto]

Originally posted by d1438a@Jan 14 2005, 12:32 PM
同學你半導體物理跟積體電路學得不錯喔 :MMM:
交流一下吧,小弟2科都被當 ;cr; :QQQ:

TEMJIN大大不是同學啦 :lol:

他是"專業人士"喔 :sun:

 

[jinmei]

Originally posted by TEMJIN@Jan 12 2005, 11:28 PM
電子遷移的變化是緩慢的,算是一種慢性病,
在鋁製程比較容易出現,因為鋁原子比較輕,容易被推移,
而現在CPU進步到銅製程以後,除了銅導電性比鋁更佳外,
因銅原子的重量比鋁原子重多了,更不易被推移產生電子遷移的效應...
除非是導線真的真的做得很歪,不然不太會因電子遷移而造成短路或斷路... :P

除了電子遷移現象外,
大部分電晶體的破壞模式主要是閘極氧化層(gate oxide)被打穿...
閘極氧化層是電晶體最脆弱的地方,
在高電壓以及開關機產生的突波,甚至電磁脈衝都會造成閘極氧化曾被打穿,使電晶體失效
核彈以及電磁脈衝武器所產生的電磁脈衝破壞的就是這一部分
而且閘極氧化層算是消耗品,當開關次數多了,也會慢慢被打穿而失效...

晶圓上製作的 金屬-氧化物-半導體電晶體(MOSFET)有分源極(source)和汲極(drain)以及閘極(gate),
平時源極和汲極兩邊不導通,中間有閘極,
當中間的閘極上施加正偏壓(+)或負偏壓(-)時,因為有絕緣的閘極氧化層隔開
底下的晶圓基板就會就會有電子(-)或電洞(+)被吸引,
當吸引到足夠的電子或電洞時,源極和汲極兩邊就會導通,形成通路
這就是MOSFET操作方法,
其中閘極氧化層是非常重要的東西,會決定電晶體的開關速度,
大家關心的可超度,大部分決定在此
閘極氧化層越薄,吸引電子或電洞的速度越快,操作的電壓也越低,參考CPU的演進就可看出來...

只要能做出高品質,沒有 particle污染,絕緣性良好,厚度又薄又均一的閘極氧化層,
那麼這顆IC就可以以較高的速度操作,
若品質不好,有厚有薄,
那麼在厚的地方吸引電子或電洞的速度就比較慢,換句話說就是超不上去
在薄的地方可能受不了較高的電壓,而被打穿會形成漏電失效...

而在CPU上加電壓增加可超度的原理,
就是當在閘極施加更高的電壓時,
即使在閘極氧化層比較厚的地方,也可以更快的吸引到足夠的電子或電洞,
使開關速度更快,CPU就可以以更快速度操作(就是超上去了)
但是加高電壓遇到比較薄的閘極氧化層,就會加快閘極被打穿的速度,這也就是加大電壓主要的後遺症

由此可知閘極氧化層的製作在晶圓製造上是非常重要的一步,
所需要的潔淨度最高,製程控制的條件最為嚴格....
某某週期的CPU特別好超的說法,
大部分可以說該週產出的CPU,
在 gate oxide 前的酸槽清洗特別乾淨,到下一站爐管間的搬運過程未受污染, 而且 gate oxide 爐管的製程特別穩定 :PPP:

以上報告完畢,希望對大家有幫助...

短短一段話就能解釋的很清楚！

真不楓O專業人士！ :MMM:

 

[ocduntoll]

Originally posted by TEMJIN+Jan 13 2005, 04:30 PM--></div><table border='0' align='center' width='95%' cellpadding='3' cellspacing='1'><tr><td>QUOTE (TEMJIN @ Jan 13 2005, 04:30 PM)</td></tr><tr><td id='QUOTE'>

Originally posted by tacoChang@Jan 13 2005, 01:20 AM
<!--QuoteBegin-TEMJIN

@Jan 12 2005, 11:28 PM
以上報告完畢,希望對大家有幫助...

非常有幫助 :MMM:
沒想到只有高中物理教的半導體基礎的我也聽得懂 mooon
只是我還有疑問...
加大電壓對P跟N交界的過渡區域範圍大小會不會改變呢?
又,會不會有什麼影響呢? :??:
(還是說這也是閘極更容易被打穿的原因之一 :ph34r: )

您說的是電晶體的另一種破壞模式,
主要是由高溫產生的擴散效應影響造成的...
所謂擴散就是物體有從高濃度往低濃度散佈的趨勢.
尤其溫度越高,擴散的越快.

從頭說起,
前面有提到MOSFET的構造是源極和汲極在兩邊,中間有閘極作開關控制
比如說 PMOS 是在濃度比較低的 N-WELL(井區) 上,值入兩個較高濃度(P+)的區塊,
　　　G
型成P-N-P 的結構 ,
在持續的高溫影響下,植入的 P(5族元素)因濃度比較高會往四面八方擴散,
擴散的結果,兩邊的P-N接面就會後退,
到最後形成P-P-P ,就短路失效了
所以在半導體製造過程中有所謂的熱預算(thermo budget)的控制
在離子值入後,如果後續的高溫製程太多,超出了熱預算,
就會導致擴散的範圍太大失去控制,IC也就廢了...
尤其在現在製程越來越精細,閘極的寬度越來越窄,源極和汲極的距離也因而越來越近,
更容易受高溫的影響,大家千萬要注意散熱喔...

以上報告完畢,希望對大家有幫助... [/b][/quote]
TEMJIN大的回答好專業...真的讓小弟Orz...感謝您!又上了一課!

 

[3jjj]

專業就是專業 :o

解析淺入易懂 :MMM: