在剛開幕的 VLSI 2026 技術論壇上，Intel 晶圓代工正式向外界展示了進展成果，宣布旗下核心的 Intel 18A-P 製程節點已如期進入風險生產階段。這款製程作為 18A 的首個效能強化版本，主要鎖定地端高能源效率 AI、高效能運算（HPC）等新型態代工需求。
根據官方公布的數據，18A-P 在與常規 18A 相同的功耗下，能為標準 ARM 核心區塊提升 9% 的效能；若在相同效能表現下，則可降低 18% 的功耗。在熱管理方面，藉由先進 EDA 工具流與材料創新，新製程將晶片的熱阻降低了 20% 至 40%，這對於需要長時間維持高時脈運作的 AI 推理晶片來說，能有效延緩溫度過高導致的降頻限制。
在底層結構上，18A-P 首度引進了名為 Power Boost 的雙觸點電晶體技術。這項架構依托於 PowerVia 背面供電技術，能同時為 NMOS 和 PMOS 電晶體提供更低的導通電阻與更高的驅動電流。這意味著晶片設計商可以在不改變電晶體單元面積（提供 160nm 與 180nm 兩種高度）的前提下，壓榨出更高的運行頻率。
背面供電技術的優化也是此次論壇的技術焦點。透過將大部分電源線路移至晶圓背面，18A-P 成功減輕了正面互連層的排線壓力，使整體布線面積縮減了 11%。此外，18A-P 與常規 18A 保持了完全的設計規則相容（Design Rule Compatible），這讓原本已針對 18A 開發的 IP 或設計流程能夠無縫移植，大幅節省客戶重新開模與修改代碼的時間與成本。
除了 18A-P，Intel 也展示了多項前瞻性半導體研發成果。其中包括在 300 毫米晶圓上實現氮化鎵（GaN）nMOS 與矽 pMOS 的單片混和整合、在 45 奈米閘極間距上成功製作出具備背面供電與直接背面觸點的 CFET 3D 堆疊電晶體，以及利用減去法釕（Subtractive Ru）搭配空氣隙（Airgap）互連技術，將電容大幅降低 35%，為突破傳統銅互連的物理極限鋪路。
在實際應用端，Intel 先前已在 Computex 2026 上宣布，次世代伺服器處理器 Diamond Rapids 將全面採用 18A-P 製程打造。隨著 AI 晶片產能供需失衡，Intel 代工業務的客戶陣容近期也頻頻傳出新動作，包括 TeraFab、SpaceX 以及 Apple 等皆有相關合作消息曝光，而 NVIDIA、Google 等科技巨頭後續的產能分配也成為市場下一步關注的焦點。
根據官方公布的數據，18A-P 在與常規 18A 相同的功耗下，能為標準 ARM 核心區塊提升 9% 的效能；若在相同效能表現下，則可降低 18% 的功耗。在熱管理方面，藉由先進 EDA 工具流與材料創新，新製程將晶片的熱阻降低了 20% 至 40%，這對於需要長時間維持高時脈運作的 AI 推理晶片來說，能有效延緩溫度過高導致的降頻限制。
在底層結構上，18A-P 首度引進了名為 Power Boost 的雙觸點電晶體技術。這項架構依托於 PowerVia 背面供電技術，能同時為 NMOS 和 PMOS 電晶體提供更低的導通電阻與更高的驅動電流。這意味著晶片設計商可以在不改變電晶體單元面積（提供 160nm 與 180nm 兩種高度）的前提下，壓榨出更高的運行頻率。
背面供電技術的優化也是此次論壇的技術焦點。透過將大部分電源線路移至晶圓背面，18A-P 成功減輕了正面互連層的排線壓力，使整體布線面積縮減了 11%。此外，18A-P 與常規 18A 保持了完全的設計規則相容（Design Rule Compatible），這讓原本已針對 18A 開發的 IP 或設計流程能夠無縫移植，大幅節省客戶重新開模與修改代碼的時間與成本。
除了 18A-P，Intel 也展示了多項前瞻性半導體研發成果。其中包括在 300 毫米晶圓上實現氮化鎵（GaN）nMOS 與矽 pMOS 的單片混和整合、在 45 奈米閘極間距上成功製作出具備背面供電與直接背面觸點的 CFET 3D 堆疊電晶體，以及利用減去法釕（Subtractive Ru）搭配空氣隙（Airgap）互連技術，將電容大幅降低 35%，為突破傳統銅互連的物理極限鋪路。
在實際應用端，Intel 先前已在 Computex 2026 上宣布，次世代伺服器處理器 Diamond Rapids 將全面採用 18A-P 製程打造。隨著 AI 晶片產能供需失衡，Intel 代工業務的客戶陣容近期也頻頻傳出新動作，包括 TeraFab、SpaceX 以及 Apple 等皆有相關合作消息曝光，而 NVIDIA、Google 等科技巨頭後續的產能分配也成為市場下一步關注的焦點。