l2 快取

根據 AMD 最新發表的一篇研究論文，該公司正探索在未來處理器中導入「堆疊式 L2 快取」的可能性，其延遲表現可達到與傳統平面式設計相同，甚至更低的水準。 AMD 近日公開一篇名為《Balanced Latency Stacked Cache》的研究文件，並已提交專利申請（專利號：US20260003794A1）。論文中揭露了一種「延遲平衡的堆疊式快取」設計概念，其堆疊快取系統包含第一顆快取晶粒，以及至少一顆以上、以垂直方式堆疊的第二快取晶粒。 目前 AMD 已在產品中廣泛採用 3D V-Cache 技術，透過額外堆疊一層 L3 快取，提升處理器效能。第一代 3D...