Originally posted by johnnyliu3377+Mar 6 2004, 05:23 PM--></div><table border='0' align='center' width='95%' cellpadding='3' cellspacing='1'><tr><td>QUOTE (johnnyliu3377 @ Mar 6 2004, 05:23 PM)</td></tr><tr><td id='QUOTE'> <!--QuoteBegin-司@Mar 5 2004, 02:04 PM
:P 請問各位大大"D0"的這個新製程, 跟現在的"C0"有哪不同?
小弟不才, 有請大大們賜教
Prescott(未來以LAG775 Socket-T封裝上市)使用7個銅製的連接層(以Low K CDO技術)運用應變硅晶(硅晶屬一種超薄的氧化物,以前Intel理器全部用普通矽晶,在接下面矽的候,需要非常精密的工才可以接整)以0.09um製程製作晶圓,其電晶體總數達到125,000,000個(是Northwood核心的一倍多);DIE表面從131mm平方縮小到125mm平方
顯微鏡下Northwood的銅層 YYY
目前估Prescott的率能鬆到4GHz以上,而Intel宣稱到5GHz也!!
再來.....................
加大L2的Cache成為1MB,加長流水線為原來的50%(30級以上)Intel稱NetBurst架構,以通提升核心脈率進而提高理器的性能(敗筆....>降低L2存取速度)
為何呢?...................
凡事有利也有弊,超的流水和正常的流水相比,大弊端就是:很保流水中所有的都是載工作的,也就是超的流水的工作效率要低下一些(也是最初Pentium 4不如同PentiumIII的主要原因之一).
同Northwood核心相比,Prescott的流水度又增加了50%,必然一步造成效率的失,會消耗掉其它方面改得來的提升.所以改的超流水,只是了Prescott率的提升.
不如此,超流水有其他一系列:當核心率越高,越容易出Cache有資料供理器理的情形,是以浪核心脈周期代價的.
而且,目前系架構中的Cache子系速度與理器的速度相比是非常慢的(以NetBurst架構理器中的ALU算元更是以理器脈的倍率行)因此理器需要浪很多來等新資料的到來...........
所以,我想intel步進到D0就是改善流水線的問題啦 YYY [/b][/quote]
我怎看不出來..這和D0新製程有什麼關係... |||